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Arm Cortex-A (in älterer Schreibweise vor August 2017 ARM Cortex-A) bezeichnet eine Serie von Mikroprozessordesigns des Unternehmens ARM Holdings Plc, die zur Ausführung komplexer Rechenaufgaben vorgesehen sind und als IP-Core Lizenznehmern angeboten werden. Der Zusatz „A“ steht für applications (dt. Anwendungen) und soll die so bezeichneten Prozessoren als geeignete Hardwarebasis für die Ausführung komplexer Betriebssysteme und unterschiedlicher Softwareanwendungen ausweisen. Die CPUs basieren auf der Arm-Architektur und implementieren den Befehlssatz (engl. Instruction Set Architecture, ISA) ARMv7-A, ARMv8-A oder ARMv9-A. Die IP-Cores der Arm Cortex-A-Serie werden als energieeffiziente Hochleistungsplattform beworben und weltweit von zahlreichen Chipherstellern zum Entwurf eigener Ein-Chip-Systeme lizenziert. Entsprechende SoCs kommen unter anderem in Smartphones, mobilen Computern, digitalen Fernsehern und Settopboxen zum Einsatz. Ein Semi-Custom-Programm ermöglicht es Kunden ein Core-Design von Arm den eigenen Bedürfnissen anpassen zu lassen.
Im Vergleich mit seinem Vorgänger ARM11 handelt es sich bei dem 2005 vorgestellten[1] Cortex-A8 um ein 32-bit superskalares Single-Core-Dual-Issue-Design, das rund die doppelte Anzahl Instruktionen pro Taktzyklus ausführen kann. Er kommt auf eine Rechenleistung von 2,0 DMIPS/MHz und besitzt jeweils 32 kB L1-Cache für Befehle und Daten sowie einen 512 kB großen L2-Cache. Die Taktfrequenzen in einem 65-nm-Prozess von TSMC bewegen sich zwischen 600 MHz und mehr als 1 GHz. Die Pipeline-Länge beträgt 13 Stufen.[2]
Der Cortex-A8 war der erste Core aus der Cortex-Familie, der in zahlreichen Geräten der Unterhaltungselektronik implementiert wurde.
Die System-on-Chips (SoC) mit implementiertem Cortex-A8-Core umfassen u. a.:
Der 2007 vorgestellte[3] Arm Cortex-A9 ist ein 32-bit-Mikroprozessor, der die Armv7‑A-Architektur implementiert. Er kann 32-bit-ARM-Befehle, 16- und 32-bit-Thumb-Befehle und 8-bit Java-Bytecodes ausführen. Beim Cortex-A9 handelt sich um ein superskalares Dual-Issue-Out-of-Order-Design. Der Prozessor kommt auf eine Rechenleistung von 2,5 DMIPS/MHz und besitzt jeweils 32 kB L1-Cache für Befehle und Daten sowie einen 128 kB bis 8 MB großen L2-Cache. Die Taktfrequenzen in einem 45-nm-Prozess von TSMC bewegen sich zwischen 800 MHz und 2 GHz. Die Pipeline-Länge beträgt 8 Stufen.[2] Der Cortex-A9 ist der erste Vertreter aus der Cortex-A-Familie, der sowohl in Uniprozessor- als auch Multiprozessorkonfigurationen eingesetzt werden kann.[3] Der Multiprozessor Arm Cortex-A9 MPCore verfügt über bis zu vier Cache-kohärente Cortex-A9-Prozessorkerne, die unter der Kontrolle der Snoop Control Unit (SCU) stehen. Die SCU stellt die L1-Data-Cache-Kohärenz sicher.[4]
Die System-on-Chips (SoC) mit implementierten Cortex-A9-Cores umfassen u. a.:
Der 2009 vorgestellte[6] Arm Cortex-A5 MPCore ist ein 32-bit-Multicore-Prozessor mit bis zu 4 Cache-kohärenten Cortex-A5-Cores, welche jeweils den Armv7-A-Befehlssatz implementieren. Es handelt sich um ein Single-Issue-In-Order-Design. Er kommt auf eine Rechenleistung von 1,57 DMIPS/MHz und besitzt jeweils 4-64 kB L1-Cache für Befehle und Daten sowie optional einen 16 kB bis 1 MB großen L2-Cache. Die Taktfrequenzen in einem 40-nm-Prozess von TSMC erreichen bis zu 1 GHz. Die Pipeline-Länge beträgt 8 Stufen.[2] Der Cortex-A5 wurde als energieeffizienterer Nachfolger der ARM9- und ARM11-Cores für Einsteiger- und Mittelklasse-Mobilgeräte vorgestellt. Im Vergleich zu diesen älteren Cores bietet der Cortex-A5 den Vorteil des moderneren Befehlssatzes Armv7 gegenüber ARMv4/v5 (ARM9) bzw. ARMv6 (ARM11) sowie VFPv3 und NEON-SIMD-Erweiterungen.
Die System-on-Chips (SoC) mit implementierten Cortex-A5-Cores umfassen u. a.:
Der 2010 vorgestellte[8] Arm Cortex-A15 MPCore ist ein 32-bit-Multicore-Prozessor mit bis zu 4 Cache-kohärenten Cortex-A15-Cores, welche jeweils den Armv7-A-Befehlssatz implementieren. Es handelt sich um ein 3-Wege-superskalares Out-of-Order-Design. Er kommt auf eine Rechenleistung von 3,4 DMIPS/MHz und besitzt jeweils 32 kB L1-Cache für Befehle und Daten sowie einen 128 kB bis 2 MB großen L2-Cache. Die Taktfrequenzen in einem 28-nm-Prozess von TSMC erreichen bis zu 2,5 GHz. Die Pipeline-Länge beträgt 15 Stufen.[9] Beim Big.LITTLE-Prozessing wird ein Cluster bestehend aus Cortex-A15-Cores aus Energiespargründen mit einem Cluster von 1 bis 4 Cortex-A7 zusammen auf einem Chip implementiert, die jeweils abwechselnd je nach Anforderungen der Software an die Rechenleistung diese abarbeiten.[10]
Die System-on-Chips (SoC) mit implementierten Cortex-A15-Cores umfassen u. a.:
Der 2011 vorgestellte[11] Arm Cortex-A7 MPCore ist ein 32-bit-Multicore-Prozessor, der den Armv7-A-Befehlssatz implementiert. Es handelt sich um ein teilweises Dual-Issue-In-Order-Design. Er kommt auf eine Rechenleistung von 1,9 DMIPS/MHz und besitzt zwei separate, 8-64 kB große L1-Caches sowie optional einen 128 kB bis 1 MB großen L2-Cache. Die beiden L1-Caches dienen dazu, Befehle und Daten voneinander unabhängig zwischenzuspeichern.[12] Die Pipeline-Länge beträgt 8 Stufen.[10] Die Taktfrequenzen in einem 28-nm-Prozess von TSMC erreichen beim Lizenznehmer Mediatek bis zu 2 GHz.[13] Seitens ARM sind bis zu 4 Prozessorkerne pro Cluster vorgesehen, durch die AMBA 4 Technologie lassen sich mehrere kohärente SMP-Cluster miteinander kombinieren. Der Cortex-A7 tritt sowohl alleine als energieeffizienterer Nachfolger des Cortex-A8 als auch beim Big.LITTLE-Prozessing in Erscheinung. Hier wird ein Cluster bestehend aus 1-4 Cortex-A7-Cores aus Gründen einer höheren Rechenleistung mit einem Cluster von 1 bis 4 Cortex-A15 zusammen auf einem Chip implementiert, die jeweils abwechselnd je nach Anforderungen der Software an die Rechenleistung diese abarbeiten.[10]
Die System-on-Chips (SoC) mit implementierten Cortex-A7-Cores umfassen u. a.:
Der 2012 vorgestellte Arm Cortex-A53 MPCore ist ein 64-bit-Multicore-Prozessor mit bis zu 4 Cache-kohärenten Cortex-A53-Cores, welche jeweils den Armv8-A-Befehlssatz implementieren. Es handelt sich um ein teilweises Dual-Issue-In-Order-Design. Er kommt auf eine Rechenleistung von 2,3 DMIPS/MHz und besitzt jeweils 8-64 kB L1-Cache für Befehle und Daten sowie optional einen 128 kB bis 2 MB großen L2-Cache. In einem SoC-Entwurf des Herstellers MediaTek, produziert im 16nm-FinFET+-Verfahren, erreicht der Prozessor eine Taktfrequenz von bis zu 2,6 GHz.[14] Die Pipeline-Länge beträgt 8 Stufen.[15] Der Cortex-A53 tritt sowohl alleine als auch beim Big.LITTLE-Prozessing in Erscheinung. Hier wird ein Cluster, bestehend aus einem bis vier Cortex-A53-Cores, aus Gründen einer höheren Rechenleistung mit einem Cluster von einem bis vier Cortex-A57 zusammen auf einem Chip implementiert, die jeweils abwechselnd je nach Anforderungen der Software an die Rechenleistung diese abarbeiten.[10] Der Cortex-A53 wurde die Basis für die von Qualcomm abgeleiteten CPU-Designs der Kryo-200-Silver-Modellreihe.
Die System-on-Chips (SoC) mit implementierten Cortex-A53-Cores umfassen u. a.:
Der ebenfalls 2012 vorgestellte Arm Cortex-A57 MPCore ist ein 64-bit-Multicore-Prozessor mit bis zu 4 Cache-kohärenten Cortex-A57-Cores, welche jeweils den Armv8-Befehlssatz implementieren. Es handelt sich um ein 3-Wege-superskalares Out-of-Order-Design. Er kommt auf eine Rechenleistung von 4,1 DMIPS/MHz und besitzt jeweils 48/32 kB L1-Cache für Befehle bzw. Daten sowie einen 512 kB bis 2 MB großen L2-Cache. Die Taktfrequenzen in einem 20-nm-Prozess von TSMC werden 2,5 GHz erreichen. Die Pipeline-Länge beträgt 15 Stufen.[15] Beim Big.LITTLE-Prozessing wird ein Cluster bestehend aus Cortex-A57-Cores aus Energiespargründen mit einem Cluster von 1 bis 4 Cortex-A53 zusammen auf einem Chip implementiert, die jeweils abwechselnd je nach Anforderungen der Software an die Rechenleistung diese abarbeiten.[10]
Die System-on-Chips (SoC) mit implementierten Cortex-A57-Cores umfassen u. a.:
Der 2013 vorgestellte Arm Cortex-A12 MPCore ist ein 32-bit-Multicore-Prozessor mit bis zu 4 Cache-kohärenten Cortex-A12-Cores, welche jeweils den Armv7-A-Befehlssatz implementieren. Es handelt sich um ein Dual-Issue-Out-of-Order-Design. Er kommt auf eine Rechenleistung von 3,0 DMIPS/MHz und besitzt einen 32-64 kB L1-Cache für Befehle, einen 32 kB großen L1-Cache für Daten sowie einen 256 kB bis 8 MB großen L2-Cache. Die Taktfrequenzen in einem 28-nm-Prozess von TSMC erreichen bis zu 2 GHz. Die Pipeline-Länge beträgt 10 Stufen. Der Cortex-A12 sollte die Nachfolge des Cortex-A9 antreten und wurde für eine Fertigung in einer Strukturgröße von 28 nm entwickelt. Die höhere Rechenleistung/MHz (3,0 statt 2,5 DMIPS/MHz) wurde u. a. durch ein komplexeres Out-of-Order-Design, eine größere Sprunghistorien-Tabelle, mehr Ausführungseinheiten (7 statt 3) und einen voll integrierten L2-Cache erreicht.[16] Zum Zeitpunkt der Vorstellung sollte das Prozessordesign so verglichen mit dem Arm Cortex-A9 eine 40 % höhere Rechenleistung erreichen.[17] Beim Big.LITTLE-Prozessing wird ein Cluster bestehend aus Cortex-A12-Cores aus Energiespargründen mit einem Cluster von 1 bis 4 Cortex-A7 zusammen auf einem Chip implementiert, die jeweils abwechselnd je nach Anforderungen der Software an die Rechenleistung diese abarbeiten.[10]
Das Cortex-A12-Design wurde von ARM noch im Jahr 2014 auf das Leistungsniveau des im Februar 2014[18] vorgestellten Cortex-A17 MPCore weiterentwickelt. Im September 2014 gab ARM bekannt, dass der Cortex-A12 nicht mehr weiter als CPU-Design vermarktet wird. Als Ersatz ist der Arm Cortex-A17 MPCore vorgesehen.[19] Der Cortex-A17 soll ARM zufolge rund 60 % schneller sein als der Cortex-A9.[17]
Der 2015 vorgestellte Arm Cortex-A72 MPCore ist wie der A57 ein 64-bit-Multicore-Prozessor mit bis zu vier Cache-kohärenten Cortex-A72-Cores, die jeweils den Armv8-Befehlssatz implementieren. Es handelt sich um ein Dreiwege-superskalares Out-of-Order-Design mit einer 15-stufigen Pipeline. Laut ARM liefert der A72 bei gleicher Taktrate eine „bis zu 50 % höhere Rechenleistung“ als der A57 und besitzt jeweils 48/32 kB L1-Cache für Befehle bzw. Daten sowie einen 512 kB bis 2 MB großen L2-Cache.[21] Der Ziel-Fertigungsprozess soll 16-nm-FinFET von TSMC werden, in welchem Taktfrequenzen von bis zu 2,3 GHz erreicht werden; den theoretischen Maximaltakt gibt ARM mit 2,5 GHz an. Beim Big.LITTLE-Prozessing wird ein Cluster, bestehend aus Cortex-A72-Cores, aus Energiespargründen mit einem „Cluster“ von ein bis vier Cortex-A53 zusammen auf einem Chip implementiert, die jeweils abwechselnd je nach Anforderungen der Software an die Rechenleistung diese abarbeiten. Es ist zu beachten, dass bei der Kalkulation der Rechenleistung im Vergleich zum A57 ein 16-nm-FinFET-Prozess angenommen wird, während die Zahlen für den A57 vom 20-nm-Prozess stammen. Ein erheblicher Teil der Steigerung wird daher rein fertigungstechnisch durch das Mooresche Gesetz erzielt.[22] Die Basis für das Neudesign stellte der Cortex-A57 dar, das in zahlreichen Blöcken optimiert wird, so bei der Sprungvorhersage, den Latenzzeiten bei Gleitkommaoperationen und bei der Cache-Verwaltung. Der Flächenbedarf sank durch die 28-nm-Fertigung von 3,6 mm² (A57) auf 3,3 mm².[23]
Die System-on-Chips (SoC) mit implementierten Cortex-A72-Cores umfassen u. a.:
Der 2016 vorgestellte Arm Cortex-A73 MPCore ist ein 64-bit-Multicore-Prozessor mit bis zu vier Cortex-A73-Cores, welche jeweils den Armv8-Befehlssatz implementieren. Dabei ist das Core-Design an das des Cortex-A17 angelehnt und gehört nicht zur A15/A57/A72 Entwicklungsreihe. Es handelt sich um ein 2-Wege-superskalares Out-of-Order-Design mit einer 11-stufigen Pipeline, der L1-Cache besitzt 64 kB für Befehle und 32 kB oder 64 kB für Daten. Auf den gemeinsamen L2-Cache (256 kB bis 8 MB) können alle Cores im Cluster gleichzeitig zugreifen. ARM gibt den Takt mit 2,8 GHz an, ein Cluster mit vier Cores, 64 kB/64 kB L1- und 2 MB L2-Cache soll in TSMCs 10FF implementiert ca. 5 mm² groß sein.[25] Der Cortex-A73 wurde die Basis für die von Qualcomm abgeleiteten CPU-Designs der Kryo-200-Gold-Modellreihe.
Der 2017 vorgestellte Arm Cortex-A55 MPCore, Nachfolger des Cortex-A53, ist ein 64-bit-Multicore-Prozessor mit bis zu 8 Cortex-A55-Cores, die in einem DynamIQ-Cluster angeordnet sind und implementiert eine Armv8.2-Architektur. Es handelt sich um ein Dual-Decode/Dual-Issue-In-Order-Design, die Integer-Pipeline-Länge beträgt wie beim Cortex-A53 8 Stufen, die NEON/FP-Pipeline 10 Stufen (NEON/FP ist noch immer optional). Statt einer Load-/Store-Unit besitzt der Cortex-A55 nun je eine getrennte Load- und Store-Unit. Ein Core besitzt jeweils einen 16 KiB bis 64 KiB L1-Cache für Befehle und einen für Daten sowie einen optionalen privaten L2-Cache (64 KiB, 128 KiB oder 256 KiB). Über die neu eingeführte DynamIQ Shared Unit kann auf einen optionalen gemeinsamen L3-Cache (1 MiB, 2 MiB oder 4 MiB) zugegriffen werden. Der Cortex-A55 wurde die Basis für die von Qualcomm abgeleiteten CPU-Designs der Modellreihen Kryo 300 Silver bis Kryo 600 Silver.
Der 2017 vorgestellte Arm Cortex-A75 MPCore, Nachfolger des Cortex-A73, ist ein 64-bit-Multicore-Prozessor mit bis zu 4 Cortex-A75-Cores, die in einem DynamIQ-Cluster angeordnet sind und implementiert eine Armv8.2-Architektur. Es handelt sich um ein 3-Decode/6-Issue-Out-of-Order-Design, die Integer-Pipeline-Länge beträgt wie beim Cortex-A73 11 Stufen; alle Einheiten haben nun eigene, vergrößerte Warteschlangen. Für NEON/FP wurde eine Store-Unit hinzugefügt, die Pipeline-Länge beträgt nun 13 Stufen statt 12. Ein Core besitzt jeweils einen 64 KiB L1-Cache für Befehle und Daten sowie einen privaten 256 KiB oder 512 KiB L2-Cache. Über die neu eingeführte DynamIQ Shared Unit kann auf einen optionalen gemeinsamen L3-Cache (1 MiB, 2 MiB oder 4 MiB) zugegriffen werden. Der Cortex-A75 wurde die Basis für die von Qualcomm abgeleiteten CPU-Designs der Kryo-300-Gold-Modellreihe.
Im Mai 2018 wurde der Arm Cortex-A76 als Nachfolger des A75 vorgestellt.[26] Die Mikroarchitektur basiert wie beim Vorgänger auf dem Armv8.2-Befehlssatz, die Prozessor-Baupläne / IP sind für 10-nm- und 7-nm-Lithografie-Prozesse erhältlich, als maximale Taktrate wird 3,0 GHz angegeben (7 nm).[27]
Als erstes SoC mit A76 erscheint der Kirin 980 von HiSilicon in 7-nm-Fertigungstechnik: je zwei A76-Kerne arbeiten hier mit unterschiedlichen Taktfrequenzen zusammen mit vier A55-Kernen in einem 2+2+4 DynamIQ-Cluster. Das erste Smartphone mit Kirin 980 ist Ende 2018 das Huawei Mate 20.
Für sicherheitskritische Automotiveanwendungen führte ARM im September 2018 die Version Cortex-A76AE ein.[28]
Der Cortex-A76 wurde die Basis für die von Qualcomm abgeleiteten CPU-Designs der Kryo-400-Gold-Modellreihe. Der A76-Core diente auch als Grundlage des für den Servermarkt entwickelten und im Februar 2019 vorgestellten Neoverse N1.[29]
Im Dezember 2018 wurde der Arm Cortex-A65AE vorgestellt[30]. Die Mikroarchitektur basiert auf dem Armv8.2-Befehlssatz, es handelt sich um den ersten ARM-Core, der SMT unterstützt, und er ist wie der Cortex-A76AE für "Automotive"-Anwendungen gedacht. Es können bis zu 8 Cores in einem DynamIQ-Cluster untergebracht werden.[31]
Im Mai 2019 wurde der Arm Cortex-A77 als Nachfolger des A76 vorgestellt[32]. Die Mikroarchitektur basiert wie beim Vorgänger auf dem Armv8.2-Befehlssatz, die Prozessor-Baupläne / IP sind für 7-nm-Lithografie-Prozesse erhältlich, als maximale Taktrate wird 3,0 GHz angegeben[33].
Im Mai 2020 wurde der Arm Cortex-A78 als Nachfolger des A77 vorgestellt[34]. Die Mikroarchitektur basiert wie beim Vorgänger auf dem Armv8.2-Befehlssatz, die Prozessor-Baupläne / IP sind für 5-nm-Lithografie-Prozesse erhältlich, als maximale Taktrate wird 3,0 GHz angegeben. Der Entwicklungsschwerpunkt lag laut Arm auf der Effizienzsteigerung. Zusammen mit dem Cortex-A78 wurde auch ein auf Leistung ausgelegter Cortex-X1 vorgestellt.
Im Mai 2021 wurde der Arm Cortex-A510 als Nachfolger des A55 vorgestellt[35]. Die Mikroarchitektur basiert nun erstmals auf dem Armv9.0-Befehlssatz; neu ist dabei auch die Verwendung von SVE2-SIMD-Einheiten bei voller NEON-Kompatibilität. Der Entwicklungsschwerpunkt lag laut Arm weiterhin auf der Effizienzsteigerung. Zusammen mit dem Cortex-A510 wurde auch ein auf Leistung ausgelegter Cortex-X2 und ein mehr auf Effizienz ausgeleger Cortex-A710 vorgestellt, sowie eine neue DynamIQ Shared Unit DSU-110.
Zwei Cortex-A510 können zu einem Complex zusammengefasst werden. Sie teilen sich dann den L2-Cache inklusive des L2-TLB und die SVE2-Units. Bei letzteren verwaltet ein eigener Arbiter die Anforderungen der beiden A510-Cores, die ansonsten unabhängig voneinander bleiben. Ein A510-Complex belegt in der DSU-110 nur einen Node.
Im Mai 2021 wurde der Arm Cortex-A710 als Nachfolger des A78 vorgestellt[36]. Die Mikroarchitektur basiert nun erstmals auf dem Armv9.0-Befehlssatz; neu ist dabei auch die Verwendung von SVE2-SIMD-Einheiten bei voller NEON-Kompatibilität. Der Entwicklungsschwerpunkt lag laut Arm weiterhin auf der Effizienzsteigerung. Zusammen mit dem Cortex-A710 wurde auch ein auf Leistung ausgelegter Cortex-X2 und ein auf Effizienz ausgeleger Cortex-A510 vorgestellt, sowie eine neue DynamIQ Shared Unit DSU-110. Der A710-Core diente auch als Grundlage des für den Servermarkt entwickelten und im April 2021 vorgestellten Neoverse N2.
Im Juni 2022 wurde der Arm Cortex-A715 als Nachfolger des A710 vorgestellt[37]. Die Mikroarchitektur basiert auf dem Armv9.0-Befehlssatz. Der Entwicklungsschwerpunkt lag laut Arm noch stärker auf der Effizienzsteigerung als schon beim A710. Zusammen mit dem Cortex-A715 wurde auch ein auf Leistung ausgelegter Cortex-X3 vorgestellt und der Cortex-A510 sowie die DynamIQ Shared Unit DSU-110 wurden aufgefrischt.
Im Mai 2020 wurde zusammen mit dem Cortex-A78 der Cortex-X1 vorgestellt[34]. Die Mikroarchitektur basiert auf dem Armv8.2-Befehlssatz, die Prozessor-Baupläne / IP sind für 5-nm-Lithografie-Prozesse erhältlich, als maximale Taktrate wird 3,0 GHz angegeben. Der Entwicklungsschwerpunkt lag laut Arm auf der Performancesteigerung und verspricht bis zu 30 % mehr Leistung im Vergleich zu einem Cortex-A77 (siehe auch Cortex-A78).
Im Mai 2021 wurde zusammen mit dem Cortex-A710 der Cortex-X2 als Nachfolger des Cortex-X1 vorgestellt[36]. Die Mikroarchitektur basiert nun erstmals auf dem Armv9.0-Befehlssatz. Der Entwicklungsschwerpunkt lag laut Arm weiterhin auf der Performancesteigerung und verspricht bis zu 16 % mehr Leistung als der Cortex-X1. Zusammen mit dem Cortex-X2 wurde auch der Cortex-A710 und ein auf Effizienz ausgelegter Cortex-A510 vorgestellt.
Im Mai 2022 wurde zusammen mit dem Cortex-A715 der Cortex-X3 als Nachfolger des Cortex-X2 vorgestellt. Die Mikroarchitektur basiert auf dem Armv9.0-Befehlssatz.
| Allwinner | AMLogic | Apple | Broadcom | Freescale | HiSilicon | MediaTek | Nvidia | Rockchip | Samsung | ST-Ericsson | TI | Qualcomm | |
|---|---|---|---|---|---|---|---|---|---|---|---|---|---|
| Cortex-A8 | A10, A13 |
A4 | i.MX5x | RK2918 | Exynos 3 | OMAP3 AM335x |
|||||||
| Cortex-A9 | AML7366-M und AML8726- (M, M3L, M6, MX) |
A5 | BCM11311 | verschiedene Modelle aus der i.MX6-Serie |
K3V2 | MT6575, MT6577, MT8317T, MT8377 |
Tegra 2, Tegra 3, Tegra 4i |
RK3066, RK3188, RK3168 |
Exynos 4 | Nova U8500 | OMAP4 | ||
| Cortex-A7 | A20, A31 |
BCM2836 | i.MX6ULL, i.MX6UltraLite, i.MX7Dual family |
MT5807, MT6517, MT6572, MT6582(M), MT6589(T), MT6592, MT8121, MT8125, MT8127, MT8312, MT8389 |
STM32MP1 | ||||||||
| Cortex-A12 | RK32XX | ||||||||||||
| Cortex-A15 | Tegra 4, Tegra K1 |
Exynos 5 Dual, Quad |
Nova A9600 | OMAP5 | |||||||||
| Cortex-A17 | MT5861, MT5890 | ||||||||||||
| big.LITTLE A7 + A12 |
|||||||||||||
| big.LITTLE A7 + A15 |
K3V3 | MT8135 | Exynos 5 Octa |
||||||||||
| big.LITTLE A7 + A17 |
MT5595, MT6595(M/T) | ||||||||||||
| Big.LITTLE
A55 + A76 |
Dimensity 820
(MT6875) |
Exynos 990
(S5E9830) |
Snapdragon 860
(SM8150-AC) | ||||||||||
| Prime.big.LITTLE
A5 5+ A78 + X1 |
Exynos 2100
(S5E9840) |
Snapdragon 888
(SM8350) | |||||||||||
| Prime.big.LITTLE
A510 + A710 + X2 |
Exynos 2200 | Snapdragon 8 Gen1
(SM8475) |
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